[RF 기술 블로그] MIPI D-PHY 일치성(Compliance) 테스트 솔루션 응용 가이드 (RIGOL DPHYC12) Leave a comment

MIPI D-PHY는 스마트폰·차량용 카메라·디스플레이 등 모바일/임베디드 기기의 카메라(CSI-2)와 디스플레이(DSI) 인터페이스에 널리 쓰이는 물리 계층 규격입니다. 이 글은 RIGOL이 발행한 《MIPI D-PHY 일치성 테스트 솔루션 응용 가이드》(문서번호 ANM04000-1110, 2026.06)를 한국어로 옮긴 것으로, 시스템 요구 사항부터 소프트웨어 설치·설정, 테스트 실행, 리포트 확인, 그리고 Group3~Group5 각 테스트 항목의 측정 화면 예시까지 원문의 구성을 그대로 따라갑니다.

1. 개요

RIGOL의 MIPI D-PHY 일치성 테스트 옵션은 V1.2, V1.1, V1.0 버전의 물리 계층 일치성 테스트를 위한 완전한 솔루션을 제공합니다. CTS V1.0이 규정하는 80M–2.5Gbps 속도(고정 구간이 아닌 연속 범위) 안의 전 속도 테스트를 지원하며, 가장 흔한 Normal 신호 테스트, Escape 모드 테스트, 연속 데이터(Continuous Data) 모드 테스트를 지원합니다.

2. 시스템 요구 사항

2.1 일치성 옵션: DPHYC12

MIPI D-PHY 일치성 옵션이 설치된 DHO50000, DS9000 등의 오실로스코프에 RIGOL 자체 개발 고대역폭 차동 프로브 PVA8700, PVA9000 시리즈를 조합하면, 프로토콜 및 CTS 규격이 요구하는 모든 일치성 테스트 항목을 수행할 수 있습니다.

2.2 하드웨어 장비 요구 사항

RIGOL의 D-PHY 일치성 옵션이 요구하는 하드웨어 장비는 다음과 같습니다.

2.3 특별 설명

1. DS70000/DS9000 시리즈 오실로스코프가 지원할 수 있는 최대 속도 범위는 1Gbps 이내로 제어해야 합니다.
2. DS80000, DHO50000은 모든 속도 수준의 테스트를 지원할 수 있습니다.
3. 대다수 테스트 시나리오는 제품 레벨 테스트입니다. DUT가 완전한 TX-RX 송수신 시스템을 갖추고 있으므로 직접 납땜(와이어 연결)만으로 테스트할 수 있습니다. 칩 개발 단계처럼 RX 수신단이 아직 갖춰지지 않은 극소수의 경우에는, DPHY 프로토콜을 만족하는 표준 수신단 역할의 RTB 보드를 고객의 TX 단과 연결해 완전한 시스템을 구성하여 테스트합니다.

3. 테스트 준비

3.1 MIPI D-PHY 일치성 테스트 옵션 설치와 실행

설치 프로그램(Dphy_Compliance 설치 파일)을 실행하면 다음 순서로 설치가 진행됩니다. 설치 대상은 Windows PC(또는 오실로스코프의 Windows 환경)입니다.

① 설치 파일 실행과 언어 선택

② 설치 마법사 시작

“Dphy_Compliance 설치 마법사에 오신 것을 환영합니다. 지금 Dphy_Compliance 버전 1.0.0을 컴퓨터에 설치합니다. 계속하기 전에 다른 모든 응용 프로그램을 닫을 것을 권장합니다.” 라는 안내가 표시되면 [다음(N)]을 누릅니다.

③ 사용권 계약 동의

RIGOL 소프트웨어 최종 사용자 사용권 계약(EULA)을 읽고 “동의합니다(A)”를 선택한 뒤 [다음]을 누릅니다.

④ 추가 작업 선택

“바탕 화면 바로 가기 만들기(D)”, “빠른 실행 표시줄 바로 가기 만들기(Q)”를 선택하고 [다음]을 누릅니다.

⑤ 설치 준비와 설치

설치 준비가 완료되면 [설치(I)]를 눌러 설치를 시작합니다. 설치 경로 예시는 d:\Program Files\RIGOL\Dphy_Compliance\Dphy_Compliance.exe 입니다.

⑥ 설치 완료와 실행

“Dphy_Compliance 설치 완료” 화면에서 “Dphy_Compliance 실행”을 선택하고 [완료(F)]를 누르면 프로그램이 실행됩니다. 이후에는 바탕 화면에 생성된 바로 가기 아이콘으로도 실행할 수 있습니다.

⑦ 프로그램 시작

실행하면 “MIPI D-PHY 일치성 테스트(一致性测试应用)” 스플래시 화면이 나타나고, 이어서 메인 화면이 열립니다. 메인 화면 상단 탭은 테스트 설정 · 테스트 항목 · 규범 관리 · 테스트 실행 · 테스트 결과 순서로 구성되어 있습니다.

4. 소프트웨어 구성

4.1 테스트 설정

4.1.1 테스트 설정 설명

• D-PHY 버전

V1.2, V1.1, V1.0 중에서 선택할 수 있으며 기본값은 V1.2입니다. 버전 선택은 테스트 항목 중 일부 항목의 선택(체크) 상태에 영향을 줍니다. V1.2가 지원하는 테스트 항목이 가장 많으므로, 일반적으로는 기본 선택 상태 그대로 두면 됩니다.

• 고속 속도(High-Speed Rate)

>1.5Gbps, 1G–1.5Gbps, ≤1Gbps 중에서 선택할 수 있으며 기본값은 1Gbps입니다. DS9K 및 DS7W 계열 모델은 기본적으로 1Gbps 이내만 테스트할 수 있습니다. 더 높은 속도를 선택해도 소프트웨어 기능 자체는 실행되지만, 성능 지표(대역폭 등)가 요구를 만족하지 못합니다.

• 테스트 모드

다음 중에서 선택할 수 있습니다.

• Normal – 정상 통신에 쓰이는 버스트 모드로, Low Power와 High Speed가 교대로 나타납니다.
• Escape – 10M 이내의 순수 Low Power 구간 테스트입니다.
• Normal+Escape
• Continuous Data – High Speed 전송만 있는 모드로, 보통 제품 개발 과정에서 디버깅용 화면을 얻기 위한 테스트에 사용합니다.

기본값은 Normal이며, 대부분의 테스트 시나리오도 Normal입니다.

• 클록 모드

연속 클록(Continuous clock)과 비연속 클록(Non-continuous clock) 중에서 선택할 수 있습니다. 디스플레이(화면)는 연속 클록을 쓰는 경우가 많고, 카메라는 비연속 클록을 쓰는 경우가 많습니다. 비연속 클록은 데이터와 유사한 Low Power 구간을 포함하며 마찬가지로 버스트 전송에 속합니다. 연속 클록은 Low Power 구간 없이 고속 구간만 포함하며 버스트가 없습니다.

비연속 클록:

연속 클록(차동):

• Clock Lane 프로브 모드

단일 종단(Single-ended)/차동(Differential) 두 가지 중에서 선택할 수 있습니다. 비연속 클록은 단일 종단 모드만 선택할 수 있고, 연속 클록은 단일 종단 또는 차동을 선택할 수 있습니다. 전자는 프로브 4개, 후자는 프로브 3개가 필요합니다.

연속 클록을 선택하면 비교적 특수한 TOF 패킷도 지원할 수 있습니다. 이는 한 번의 클록 버스트 사이에 여러 개의 데이터 버스트가 있는 경우를 뜻하는데, 이런 시나리오는 비교적 드물기 때문에 기본값은 OFF입니다.

• 신호원 선택

Clock Lane을 단일 종단으로 선택하면 4개 채널을 설정해야 합니다. 데이터의 두 채널은 내부적으로 CH1·CH3가 한 조, CH2·CH4가 한 조로 묶여야 합니다.

Clock Lane을 차동으로 선택하면 3개 채널을 설정합니다.

4.2 테스트 항목

Group1~Group5의 모든 테스트 항목을 지원합니다. 화면에서 항목별로 체크해서 실행할 테스트를 고를 수 있으며, 구성은 다음과 같습니다.

• Group1 – Data Lane LP-TX 테스트 (Test 1.1.x)
• Group2 – Clock Lane LP-TX 테스트 (Test 1.2.x)
• Group3 – Data Lane HS-TX 테스트 (Test 1.3.1 ~ 1.3.16)
• Group4 – Clock Lane HS-TX 테스트 (Test 1.4.1 ~ 1.4.18)
• Group5 – HS 클록과 데이터의 타이밍 관계 테스트 (Test 1.5.1 ~ 1.5.4)
• Eye Diagram Test – HS Data Eye Height / HS Data Eye Width

4.3 규범(Spec) 관리

모든 테스트 항목의 합격(통과) 기준을 이곳에서 수정할 수 있습니다. [적용]을 누르면 리포트의 PASS/FAIL 판정에 반영됩니다. 일반적으로는 수정하지 않는 것이 좋으며, 고객이 간혹 1.4.17 항목의 기준을 수정하는 경우가 있습니다. 화면에는 항목별 Min Value / Max Value가 표시되고, 각 행의 [기본값] 버튼 및 상단의 [적용]·[전체 기본값] 버튼으로 관리합니다.

4.4 테스트 실행

화면에 테스트 연결과 테스트 단계에 대한 안내가 팝업으로 표시됩니다. [파형 미리보기]를 눌러 파형이 예상과 부합하는지 확인할 수 있으며, 확인 후 [테스트 시작]을 누릅니다. 테스트가 진행되는 동안 진행률과 완료된 테스트 항목이 표시됩니다.

4.4.1 테스트 연결

4.4.1.1 단일 종단 클록 연결

DUT Tx의 Dp, Dn, Clkp, Clkn(각 100Ω 종단)을 RTB/DUT Rx 측에서 RIGOL 차동 프로브 4개로 각각 연결하고, 프로브를 오실로스코프의 4개 채널에 연결합니다.

4.4.1.2 연속 클록(차동) 연결

Data Lane(Dp, Dn)은 프로브 2개로, Clock Lane은 Clkp/Clkn을 묶어 차동 프로브 1개로 연결하여 총 3개의 프로브를 사용합니다.

4.5 테스트 결과 요약

테스트가 끝나면 항목별 Pass/Fail 결과가 표로 정리됩니다. 항목을 선택하면 하단에 Test Item Description(측정 항목 설명), Actual Values(실측값), Margin(마진), Pass Limits(합격 기준)과 함께 해당 시도(Trial 1)의 캡처 이미지가 표시되어, 측정이 실제로 어떤 파형에서 이루어졌는지 바로 확인할 수 있습니다.

4.6 테스트 리포트 표시

결과는 MIPI D-PHY Compliance Test Report 형식의 HTML 리포트로 확인할 수 있습니다. 리포트에는 테스트 구성 정보(애플리케이션, 오실로스코프 모델/시리얼, 프로브 정보, D-PHY 버전, 고속 속도, 테스트 모드, 클록 모드 등), 전체 Pass/Fail 및 항목별 요약표(Actual Value, Margin, Pass Limits)가 포함됩니다.

4.7 테스트 리포트 저장

[리포트 저장] 버튼으로 저장 위치와 파일 형식을 지정해 리포트를 저장할 수 있습니다. 저장 대화 상자에서 HTML 등 파일 형식을 선택합니다.

5. 테스트 항목별 측정 화면 예시

아래는 각 테스트 항목이 무엇을 검증하는지, 어떤 시나리오에서 쓰이는지, 그리고 RIGOL 오실로스코프에서 얻은 참조 파형 예시입니다. 항목 번호와 영문 이름은 MIPI D-PHY CTS 표기를 그대로 사용했습니다. 원문 일부 항목은 제목이 중복되어 표기되어 있어 이를 그대로 옮기고 각 항목에 표시해 두었습니다.

5.1 Group3 – Data Lane HS-TX 테스트

5.1.1  Test 1.3.1 – Data Lane HS Entry: Data Lane TLPX Value

• 테스트 의미: DUT 데이터 레인이 HS 전송 직전에 마지막으로 유지하는 LP-01 상태의 지속 시간(TLPX)이 최소 규격값보다 큰지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 아래 화면 참조

5.1.2  Test 1.3.1 – Data Lane HS Entry: Data Lane TLPX Value

• 테스트 의미: DUT 데이터 레인이 HS 전송 직전에 마지막으로 유지하는 LP-01 상태의 지속 시간(TLPX)이 최소 규격값보다 큰지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 아래 화면 참조

※ 원문에서 5.1.1과 동일한 제목·설명으로 표기된 항목입니다. 원문 그대로 옮겼습니다.

5.1.3  Test 1.3.3 – Data Lane HS Entry: THS-PREPARE + THS-ZERO Value

• 테스트 의미: THS-PREPARE와, DUT 데이터 레인 송신기가 HS 동기 시퀀스를 보내기 전에 HS-0 차동 상태를 구동하는 시간(THS-ZERO)의 합이 최소 요구 지속 시간보다 큰지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 아래 화면 참조

5.1.4  Test 1.3.4 – Data Lane HS-TX Differential Voltages (VOD(0), VOD(1))

• 테스트 의미: DUT 데이터 레인 HS 송신기의 차동 전압(VOD(0)과 VOD(1))이 규격 한계 범위 안에 있는지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 아래 화면 참조

5.1.5  Test 1.3.5 – Data Lane HS-TX Differential Voltage Mismatch (ΔVOD)

• 테스트 의미: DUT 데이터 레인 HS 송신기의 차동 전압 불일치(ΔVOD)가 규격 한계 범위 안에 있는지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 없음

5.1.6  Test 1.3.6 – Data Lane HS-TX Single-Ended Output High Voltages (VOHHS(DP), VOHHS(DN))

• 테스트 의미: DUT 데이터 레인 HS 송신기의 단일 종단(single-ended) 출력 하이 레벨(VOHHS(DP), VOHHS(DN))이 최대 규격 한계보다 작은지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 아래 화면 참조

5.1.7  Test 1.3.7 – Data Lane HS-TX Static Common-Mode Voltages (VCMTX(1), VCMTX(0))

• 테스트 의미: DUT 데이터 레인 HS 송신기의 정적 공통모드 전압(VCMTX(1), VCMTX(0))이 규격 한계 범위 안에 있는지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 아래 화면 참조

5.1.8  Test 1.3.8 – Data Lane HS-TX Static Common-Mode Voltage Mismatch (ΔVCMTX(1,0))

• 테스트 의미: DUT 데이터 레인 HS 송신기의 정적 공통모드 전압 불일치(ΔVCMTX(1,0))가 최대 규격 한계보다 작은지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 없음

5.1.9  Test 1.3.9 – Data Lane HS-TX Dynamic Common-Level Variations Between 50-450MHz (ΔVCMTX(LF))

• 테스트 의미: DUT 데이터 레인 HS 송신기의 50–450 MHz 대역 AC 공통모드 신호 레벨 변동(ΔVCMTX(LF))이 최대 허용 한계보다 작은지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 아래 화면 참조

5.1.10  Test 1.3.10 – Data Lane HS-TX Dynamic Common-Level Variations Above 450MHz (ΔVCMTX(HF))

• 테스트 의미: DUT 데이터 레인 HS 송신기의 450 MHz 초과 대역 AC 공통모드 신호 레벨 변동(ΔVCMTX(HF))이 최대 허용 한계보다 작은지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 아래 화면 참조

5.1.11  Test 1.3.11 – Data Lane HS-TX 20%-80% Rise Time (tR)

• 테스트 의미: DUT 데이터 레인 HS 송신기의 20%–80% 상승 시간(tR)이 규격 한계 범위 안에 있는지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 아래 화면 참조

5.1.12  Test 1.3.12 – Data Lane HS-TX 80%-20% Fall Time (tF)

• 테스트 의미: DUT 데이터 레인 HS 송신기의 80%–20% 하강 시간(tF)이 규격 한계 범위 안에 있는지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 아래 화면 참조

5.1.13  Test 1.3.12 – Data Lane HS-TX 80%-20% Fall Time (tF)

• 테스트 의미: DUT 데이터 레인 HS 송신기의 80%–20% 하강 시간(tF)이 규격 한계 범위 안에 있는지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 아래 화면 참조

※ 원문에서 5.1.12와 동일한 제목·설명으로 표기된 항목입니다. 원문 그대로 옮겼으며, 첨부된 파형은 HS 종료(Exit) 구간을 보여 줍니다.

5.1.14  Test 1.3.14 – Data Lane HS Exit: 30%-85% Post-EoT Rise Time (TREOT)

• 테스트 의미: DUT 데이터 레인 LP 송신기의 EoT(End of Transmission) 이후 30%–85% 상승 시간(TREOT)이 규격 한계 범위 안에 있는지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 아래 화면 참조

5.1.15  Test 1.3.15 – Data Lane HS Exit: TEOT Value

• 테스트 의미: DUT 데이터 레인 송신기의 THS-TRAIL과 TREOT 구간을 합한 값(즉 TEOT)이 최대 허용값보다 작은지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 아래 화면 참조

5.1.16  Test 1.3.16 – Data Lane HS Exit: THS-EXIT Value

• 테스트 의미: DUT 데이터 레인 송신기가 HS 모드를 빠져나온 뒤 LP-11(Stop) 상태를 유지하는 시간(THS-EXIT)이 최소 요구값보다 큰지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 아래 화면 참조

5.2 Group4 – Clock Lane HS-TX 테스트

5.2.1  Test 1.4.1 – Clock Lane HS Entry: TLPX Value

• 테스트 의미: DUT 클록 레인이 HS 전송 직전에 마지막으로 유지하는 LP-01 상태의 지속 시간(TLPX)이 최소 규격값보다 큰지 검증합니다.
• 사용 시나리오: 비연속 클록(Non-continuous clock)만 지원
• 참조 파형: 아래 화면 참조

5.2.2  Test 1.4.2 – Clock Lane HS Entry: TCLK-PREPARE Value

• 테스트 의미: DUT 클록 레인 송신기가 HS 모드에 진입할 때, TCLK-ZERO를 구동하기 전에 LP-00을 구동하는 시간(TCLK-PREPARE)이 규격 한계 범위 안에 있는지 검증합니다.
• 사용 시나리오: 비연속 클록(Non-continuous clock)만 지원
• 참조 파형: 아래 화면 참조

5.2.3  Test 1.4.3 – Clock Lane HS Entry: TCLK-PREPARE+TCLK-ZERO Value

• 테스트 의미: TCLK-PREPARE와, DUT 클록 레인 송신기가 클록 전송을 시작하기 전에 확장된 HS-0 차동 상태를 구동하는 시간(TCLK-ZERO)의 합이 최소 요구 지속 시간보다 큰지 검증합니다.
• 사용 시나리오: 비연속 클록(Non-continuous clock)만 지원
• 참조 파형: 아래 화면 참조

5.2.4  Test 1.4.4 – Clock Lane HS-TX Differential Voltages (VOD(0), VOD(1))

• 테스트 의미: DUT 클록 레인 HS 송신기의 차동 전압(VOD(0)과 VOD(1))이 규격 한계 범위 안에 있는지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 아래 화면 참조

5.2.5  Test 1.4.5 – Clock Lane HS-TX Differential Voltage Mismatch (ΔVOD)

• 테스트 의미: DUT 클록 레인 HS 송신기의 차동 전압 불일치(ΔVOD)가 규격 한계 범위 안에 있는지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 원문에 제시되지 않음

5.2.6  Test 1.4.6 – Clock Lane HS-TX Single-Ended Output High Voltages (VOHHS(DP), VOHHS(DN))

• 테스트 의미: DUT 클록 레인 HS 송신기의 단일 종단 출력 하이 레벨(VOHHS(DP), VOHHS(DN))이 최대 규격 한계보다 작은지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 아래 화면 참조

5.2.7  Test 1.4.7 – Clock Lane HS-TX Static Common-Mode Voltages (VCMTX(1), VCMTX(0))

• 테스트 의미: DUT 클록 레인 HS 송신기의 정적 공통모드 전압(VCMTX(1), VCMTX(0))이 규격 한계 범위 안에 있는지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 아래 화면 참조

5.2.8  Test 1.4.8 – Clock Lane HS-TX Static Common-Mode Voltage Mismatch (ΔVCMTX(1,0))

• 테스트 의미: DUT 클록 레인 HS 송신기의 정적 공통모드 전압 불일치(ΔVCMTX(1,0))가 최대 규격 한계보다 작은지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 없음

5.2.9  Test 1.4.9 – Clock Lane HS-TX Dynamic Common-Level Variations Between 50-450MHz (ΔVCMTX(LF))

• 테스트 의미: DUT 클록 레인 HS 송신기의 50–450 MHz 대역 AC 공통모드 신호 레벨 변동(ΔVCMTX(LF))이 최대 허용 한계보다 작은지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 아래 화면 참조

5.2.10  Test 1.4.9 – Clock Lane HS-TX Dynamic Common-Level Variations Between 50-450MHz (ΔVCMTX(LF))

• 테스트 의미: DUT 클록 레인 HS 송신기의 50–450 MHz 대역 AC 공통모드 신호 레벨 변동(ΔVCMTX(LF))이 최대 허용 한계보다 작은지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 아래 화면 참조

※ 원문에서 5.2.9와 동일한 제목·설명으로 표기된 항목입니다. 원문 그대로 옮겼으며, 첨부 파형은 450 MHz 필터(Butterworth filtered at 450MHz)를 적용한 화면입니다.

5.2.11  Test 1.4.11 – Clock Lane HS-TX 20%-80% Rise Time (tR)

• 테스트 의미: DUT 클록 레인 HS 송신기의 20%–80% 상승 시간(tR)이 규격 한계 범위 안에 있는지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 아래 화면 참조

5.2.12  Test 1.4.12 – Clock Lane HS-TX 80%-20% Fall Time (tF)

• 테스트 의미: DUT 클록 레인 HS 송신기의 80%–20% 하강 시간(tF)이 규격 한계 범위 안에 있는지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 아래 화면 참조

5.2.13  Test 1.4.13 – Clock Lane HS Exit: TCLK-TRAIL Value

• 테스트 의미: DUT 클록 레인 HS 송신기가 HS 전송 버스트의 마지막 유효 페이로드 클록 비트 이후에 최종 HS-0 차동 상태를 구동하는 시간(TCLK-TRAIL)이 최소 요구값보다 큰지 검증합니다.
• 사용 시나리오: 비연속 클록(Non-continuous clock)만 지원
• 참조 파형: 아래 화면 참조

5.2.14  Test 1.4.14 – Clock Lane HS Exit: 30%-85% Post-EoT Rise Time (TREOT)

• 테스트 의미: DUT 클록 레인 LP 송신기의 EoT 이후 30%–85% 상승 시간(TREOT)이 규격 한계 범위 안에 있는지 검증합니다.
• 사용 시나리오: 비연속 클록(Non-continuous clock)만 지원
• 참조 파형: 아래 화면 참조

5.2.15  Test 1.4.15 – Clock Lane HS Exit: TEOT Value

• 테스트 의미: DUT 클록 레인 HS 송신기의 TCLK-TRAIL 시작 시점부터 첫 번째 클록 레인 LP-11 상태가 시작될 때까지의 간격(TEOT)이 최대 허용 한계보다 작은지 검증합니다.
• 사용 시나리오: 비연속 클록(Non-continuous clock)만 지원
• 참조 파형: 아래 화면 참조

5.2.16  Test 1.4.15 – Clock Lane HS Exit: TEOT Value

• 테스트 의미: DUT 클록 레인 HS 송신기의 TCLK-TRAIL 시작 시점부터 첫 번째 클록 레인 LP-11 상태가 시작될 때까지의 간격(TEOT)이 최대 허용 한계보다 작은지 검증합니다.
• 사용 시나리오: 비연속 클록(Non-continuous clock)만 지원
• 참조 파형: 아래 화면 참조

※ 원문에서 5.2.15와 동일한 제목·설명으로 표기된 항목입니다. 원문 그대로 옮겼습니다.

5.2.17  Test 1.4.17 – Clock Lane HS Clock Instantaneous UI (UIINST)

• 테스트 의미: DUT HS 클록의 순간 Unit Interval 값(UIINST)이 규격 한계 범위 안에 있는지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 아래 화면 참조

5.2.18  Test 1.4.18 – Clock Lane HS Clock Delta UI (ΔUI)

• 테스트 의미: DUT HS 클록이 단일 버스트 동안 보이는 주파수 안정성이 규격 한계 범위 안에 있는지 검증합니다.
• 사용 시나리오: 비연속 클록(Non-continuous clock)만 지원
• 참조 파형: 아래 화면 참조

5.3 Group5 – HS 클록·데이터 타이밍 테스트

5.3.1  Test 1.5.1 – HS Entry: TCLK-PRE Value

• 테스트 의미: HS 클록이, 연관된 데이터 레인이 LP에서 HS로 전환을 시작하기 전에 구동되는 시간(TCLK-PRE)이 최소 요구값보다 큰지 검증합니다.
• 사용 시나리오: 비연속 클록(Non-continuous clock)만 지원
• 참조 파형: 아래 화면 참조

5.3.2  Test 1.5.2 – HS Exit: TCLK-POST Value

• 테스트 의미: DUT 클록 레인 HS 송신기가, 마지막 데이터 레인이 LP 모드로 전환된 뒤에도 클록 신호를 계속 전송하는 최소 요구 지속 시간(TCLK-POST)을 만족하는지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 아래 화면 참조

5.3.3  Test 1.5.3 – HS Clock Rising Edge Alignment to First Payload Bit

• 테스트 의미: DUT HS 클록이 페이로드 데이터 신호와 올바르게 정렬되어 있는지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 아래 화면 참조

5.3.4  Test 1.5.4 – Data-to-Clock Skew (TSKEW[TX])

• 테스트 의미: 송신기 출력에서 클록과 데이터 신호 사이의 편차(TSKEW[TX])가 규격 한계 범위 안에 있는지 검증합니다.
• 사용 시나리오: 전체 (연속·비연속 클록 모두)
• 참조 파형: 아래 화면 참조

문서 정보 (보증 및 성명)

• 저작권: © 2026 普源精电科技股份有限公司(RIGOL Technologies Co., Ltd.)
• 상표 정보: RIGOL®은 普源精电科技股份有限公司의 영문 명칭 및 상표입니다.
• 문서 번호: ANM04000-1110
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출처: RIGOL 《MIPI D-PHY 一致性测试解决方案 应用指南》(ANM04000-1110, 2026.06). 번역 과정에서 표현을 다듬었으며, 상세 사양과 최신 정보는 RIGOL 공식 자료를 기준으로 합니다.